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  1. 学会・会議発表論文
  2. 学会・会議発表論文

LEO Single Event Upset Emulator for Validation of FPGA Based Avionics Systems

http://hdl.handle.net/10228/00007247
http://hdl.handle.net/10228/00007247
4d4a9945-69bb-4864-afac-c54e1bb2101d
名前 / ファイル ライセンス アクション
LaSEINE-2014_03.pdf LaSEINE-2014_03.pdf (945.8 kB)
アイテムタイプ 会議発表論文 = Conference Paper(1)
公開日 2019-06-26
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_5794
資源タイプ conference paper
タイトル
タイトル LEO Single Event Upset Emulator for Validation of FPGA Based Avionics Systems
言語 en
言語
言語 eng
著者 Ibrahim, Mohamed Mahmoud

× Ibrahim, Mohamed Mahmoud

WEKO 24740

en Ibrahim, Mohamed Mahmoud

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浅海, 賢一

× 浅海, 賢一

WEKO 24725
e-Rad 50295010
Scopus著者ID 56448070900
九工大研究者情報 142

ja 浅海, 賢一


en Asami, Kenichi

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趙, 孟佑

× 趙, 孟佑

WEKO 754
e-Rad 60243333
Scopus著者ID 7401727758
九工大研究者情報 168

ja 趙, 孟佑


en Cho, Mengu

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抄録
内容記述タイプ Abstract
内容記述 This paper presents a complete design and implementation of a Single Event Upset (SEU) emulation system that can be used to inject faults Static Random Access Memory (SRAM) based Field Programmable Gate Array (FPGA). The FPGA is used to implement an avionics system for a small satellite. The fault injector emulates the expected Single Event Upset (SEU) rate as it would be in the Low Earth Orbit (LEO) of the polar orbiting satellites at inclinations close to 98° deg., and altitude of about 670 km. The emulator injects faults in the configuration bit-stream of the FPGA without stopping its operation. It makes use of the partial reconfiguration feature of today's FPGAs. This provides a facility to assess the design performance in space even if radiation testing will not be conducted before launching. Also, it simulates the expected upset rate and hence calculates the corresponding data failure rates for Triple Modular Redundancy (TMR) fault tolerant designs. The system was implemented using the Xilinx Virtex- LX50T FPGA. The FPGA suffered system failures during the fault injection test. It recovered about 50% of the failures. TMR simulation at an upset rate of 0.1 upsets (per bit per second) for a data size of 2048 bits showed that about 33% of the faults will be fully corrected.
備考
内容記述タイプ Other
内容記述 29th International Symposium on Space Technology and Science (ISTS), June 2 to June 9, 2013, Nagoya City, Aichi
書誌情報 Transactions of the Japan Society for Aeronautical and Space Sciences, Aerospace Technology Japan

巻 12, 号 ists29, p. Tf_19-Tf_25, 発行日 2014-06-04
出版社
出版社 日本航空宇宙学会
DOI
関連タイプ isIdenticalTo
識別子タイプ DOI
関連識別子 https://doi.org/10.2322/tastj.12.Tf_19
NAID
関連タイプ isIdenticalTo
識別子タイプ NAID
関連識別子 130004956791
ISSN
収録物識別子タイプ PISSN
収録物識別子 1884-0485
著作権関連情報
権利情報 Copyright (c) 2014 by the Japan Society for Aeronautical and Space Sciences and ISTS.
キーワード
主題Scheme Other
主題 FPGA
キーワード
主題Scheme Other
主題 SEU
キーワード
主題Scheme Other
主題 Avionics Systems
キーワード
主題Scheme Other
主題 TMR
キーワード
主題Scheme Other
主題 Fault Tolerance
出版タイプ
出版タイプ VoR
出版タイプResource http://purl.org/coar/version/c_970fb48d4fbd8a85
査読の有無
値 yes
連携ID
値 7698
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Ver.1 2023-05-15 13:39:55.644637
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