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A Novel and Practical Control Scheme for Inter-Clock At-Speed Testing
http://hdl.handle.net/10228/00007610
http://hdl.handle.net/10228/000076101b8c1d1d-0555-45d8-9685-e9bc03820565
| 名前 / ファイル | ライセンス | アクション |
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10056664.pdf (377.2 kB)
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| アイテムタイプ | 学術雑誌論文 = Journal Article(1) | |||||
|---|---|---|---|---|---|---|
| 公開日 | 2020-02-10 | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||
| 資源タイプ | journal article | |||||
| タイトル | ||||||
| タイトル | A Novel and Practical Control Scheme for Inter-Clock At-Speed Testing | |||||
| 言語 | en | |||||
| 言語 | ||||||
| 言語 | eng | |||||
| 著者 |
Furukawa, Hiroshi
× Furukawa, Hiroshi× 温, 暁青× Wang, Laung-Terng× Sheu, Boryau× Jiang, Zhigang× Wu, Shianling |
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| 抄録 | ||||||
| 内容記述タイプ | Abstract | |||||
| 内容記述 | The quality of at-speed testing is being severely challenged by the problem that an inter-clock logic block existing between two synchronous clocks is not efficiently tested or totally ignored due to complex test control. This paper addresses the problem with a novel inter-clock at-speed test control scheme, featuring a compact and robust on-chip inter-clock enable generator design. The new scheme can generate inter-clock at-speed test clocks from PLLs, and is feasible for both ATE-based scan testing and logic BIST. Successful applications to industrial circuits have proven its effectiveness in improving the quality of at-speed testing. | |||||
| 言語 | en | |||||
| 備考 | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | 2006 IEEE International Test Conference, 22-27 October 2006, Santa Clara, CA, USA | |||||
| 書誌情報 |
en : 2006 IEEE International Test Conference 発行日 2007-02-05 |
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| 出版社 | ||||||
| 出版者 | IEEE | |||||
| DOI | ||||||
| 関連タイプ | isVersionOf | |||||
| 識別子タイプ | DOI | |||||
| 関連識別子 | https://doi.org/10.1109/TEST.2006.297641 | |||||
| ISBN | ||||||
| 識別子タイプ | ISBN | |||||
| 関連識別子 | 1-4244-0291-3 | |||||
| 日本十進分類法 | ||||||
| 主題Scheme | NDC | |||||
| 主題 | 548 | |||||
| ISSN | ||||||
| 収録物識別子タイプ | PISSN | |||||
| 収録物識別子 | 1089-3539 | |||||
| ISSN | ||||||
| 収録物識別子タイプ | EISSN | |||||
| 収録物識別子 | 2378-2250 | |||||
| 著作権関連情報 | ||||||
| 権利情報 | Copyright (c) 2006 IEEE. Personal use of this material is permitted. Permission from IEEE must be obtained for all other uses, in any current or future media, including reprinting/republishing this material for advertising or promotional purposes, creating new collective works, for resale or redistribution to servers or lists, or reuse of any copyrighted component of this work in other works. | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | Circuit testing | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | Logic testing | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | Clocks | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | Electronic equipment testing | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | Circuit faults | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | Automatic testing | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | Delay effects | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | Built-in self-test | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | Fault detection | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | Frequency | |||||
| 出版タイプ | ||||||
| 出版タイプ | AM | |||||
| 出版タイプResource | http://purl.org/coar/version/c_ab4af688f83e57aa | |||||
| 査読の有無 | ||||||
| 値 | yes | |||||
| 研究者情報 | ||||||
| URL | https://hyokadb02.jimu.kyutech.ac.jp/html/300_ja.html | |||||
| 論文ID（連携） | ||||||
| 値 | 10056664 | |||||
| 連携ID | ||||||
| 値 | 8114 | |||||
