@phdthesis{oai:kyutech.repo.nii.ac.jp:00007221,
 author = {馬場,  嘉朗},
 month = {2021-08-11},
 note = {第1章 背景と目的||第2章 半導体メーカの分類||第3章 アナログIC・ディスクリート/メモリ・MPU/システムLSI産業比較||第4章 微細パワーMOSFETのVthモデル||第5章 微細化による工程欠陥の影響||第6章 結論, 本論文では、パワー半導体に注目して半導体産業を詳細に比較分析することでパワー半導体産業が抱える課題を明確化にするとともに、積極的な微細構造の導入で高い競争力を保持できることを示した。さらに微細プロセスの工程能力を考慮した量産設計の新しいモデルを提案しその有効性を示した。現在までの三十年間で半導体産業全体が大きく変化した。例えばかつて世界的に高い売上を誇った国内半導体メーカのうち現在も上位10社に入っているのはキオクシア（旧東芝メモリ）のみとなった。その中にあって比較的市場規模の小さなパワー半導体産業は国内パワー半導体メーカを中心に内製による高性能化と投資コストの圧縮で高い収益性を確保してきたが、海外メーカの成長による影響を受け始めている。本論文の目的は、半導体産業を比較分析しパワー半導体への微細化構造導入の必要性を明確にすることと、その際の技術課題である微細化による特性への影響と工程欠陥が歩留に与える影響をモデル化し定量化することである。さらに実際の半導体工場でのデータを基にモデルの有効性を示すことである。第1章では、半導体産業全体の市場変化や製品別ビジネスモデルの細分化からパワー半導体産業が置かれている状況を分析した。その結果、パワー半導体設計は微細化に向かっており、微細化ライン確保と自動車用の品質とコストの達成が重要課題であることが分かった。パワー半導体産業分野で企業が継続的成長するためには既存の生産設備（6インチ、8インチライン）を前提とした設計技術力だけでなく、300㎜ウェハ対応の生産設備による工程能力の飛躍的な改善やランダム欠陥の影響を考慮した量産コスト設計が必要である。本章では特に、パワー半導体産業で既存生産設備と300mmウェハ生産設備を比較し生産設備の能力を考慮した量産設計モデルの構築と体系化の重要性を述べた。第2章では、パワー半導体産業の特徴を整理するため、世界半導体統計（WSTS）の5分類（IC4分類＋ディスクリート）を独自の視点からビジネスモデル別3分類（旧IDM型：アナログICとディスクリート,専業IDM型：メモリとMPU,ファブレス/ファウンドリ型：システムLSI）に再分類し製品別売上シェアから各半導体メーカの動向を調査した。なお、IDMとは垂直統合型デバイスメーカーを示す。パワー半導体では独Infineon社が最大の市場シェア（19%）を占めており、供給能力確保のため300mmウェハに対応した製造設備を有している。国内メーカは全体でInfineon社に匹敵する規模を持つものの製造設備の整備は遅れていることも明らかになった。特に、300mmウェハに対応した製造設備による工程能力の改善と微細化によるパワー半導体の性能向上が重要であることを述べた。第3章では、第1章で抽出したパワー半導体産業課題の背景を分析した。メモリやシステムLSIの産業が設備投資型なのに対して、パワー半導体産業は直接労務費の比率が大きく製造の自動化率が低いことが分かった。また製品の品種が多いため直接材料費の比率が大きいことも分かった。また現在パワー半導体の微細化レベルは200mm生産ラインの限界設計ルール（130nm）付近にあり300mm生産ラインへの移行が進み始めているが、設備投資能力が今後の競争力を左右することを示した。第4章では、微細化が進む中で、加工精度が電気特性に及ぼす影響を検討した。具体的にはUMOSFETをモチーフに複数の加工装置によるバラツキの影響を受けるゲート・コンタクト距離（crl:critical-length）に着目して微細UMOSFETのVth上昇現象を解明した。一般的に考えられているコンタクトP+拡散層によるチャネル濃度上昇はcrl<30nmで起こるが、実際にはcrl<150nmでVth上昇が観察されゲート空乏層がコンタクトP+層にパンチスルーすることでVth上昇が起こることを明らかにした。微細パワー半導体のセルサイズ縮小に伴ってセルサイズの約1/10で縮小が進むゲート・コンタクト距離（crl）は現在100nm以下になっている。この領域ではVthはcrl依存を始める（crlが小さくなるとVthが急上昇する）。200mmラインの限界は露光装置のパターニング限界（130nm）ではなく寸法変換差や合わせ精度（10～20nm）が律速している。crl<100nmではVth制御が困難になることを示した。第5章では、まず工程欠陥と製品歩留の関係を解明し、次に第4章との結果を結合したユニバーサルモデルを作成した。具体的には第4章と同じゲート・コンタクト距離（crl）を共通パラメータとしてゲート不良とL負荷耐量不良のモデルを作成した。ゲート不良については実不良率と良い一致を示した。L負荷耐量不良については耐量がベース抵抗に逆比例すると仮定してクリティカルエリアモデルを適用した。ランダム欠陥密度（場）とチップサイズ（設計）、ゲート不良とL負荷不良をデータで結合し動的平行線図で可視化した。これによるとcrl縮小に伴い工程欠陥がゲート不良やL負荷耐量不良の急激な増加を招くこと、現状の加工装置の欠陥管理レベル（～0.01/cm2）でも標準的な3mmチップのUMOSFETでは無視できない歩留低下を起こすことを示した。また、第4章のVthモデル、ベース抵抗モデルと本章の欠陥モデルを統合したユニバーサルモデルを使って工程能力と欠陥レベルによる特性・不良率影響を200mm想定ラインと300mm想定ラインで比較した結果、次世代UMOSFET（crl<80nm）を量産する場合300mm想定ラインが必須であることを示した。第6章では、本研究により得られた結果を総括して本論文の結論と今後の展望と課題をまとめた。, 九州工業大学博士学位論文 学位記番号：生工博甲第389号 学位授与年月日：令和3年3月25日, 令和2年度},
 school = {九州工業大学},
 title = {パワー半導体産業の比較分析と微細化技術の導入効果に関する研究},
 year = {},
 yomi = {ババ,  ヨシロウ}
}