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アイテム
論理回路に対するテストコスト削減法―テストデータ量及びテスト実行時間の削減―
http://hdl.handle.net/10228/00006279
http://hdl.handle.net/10228/0000627956abf2eb-1a51-4384-95ac-c2db749b76e1
| 名前 / ファイル | ライセンス | アクション |
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j87_d_1_3.pdf (338.8 kB)
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| Item type | 学術雑誌論文 = Journal Article(1) | |||||
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| 公開日 | 2017-08-03 | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||
| 資源タイプ | journal article | |||||
| タイトル | ||||||
| タイトル | 論理回路に対するテストコスト削減法―テストデータ量及びテスト実行時間の削減― | |||||
| 言語 | ja | |||||
| タイトル | ||||||
| タイトル | Test Cost Reduction for Logic Circuits——Reduction of Test Data Volume and Test Application Time—— | |||||
| 言語 | en | |||||
| 言語 | ||||||
| 言語 | jpn | |||||
| 著者 |
樋上, 喜信
× 樋上, 喜信× 梶原, 誠司× 市原, 英行× 高松, 雄三 |
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| 抄録 | ||||||
| 内容記述タイプ | Abstract | |||||
| 内容記述 | 論理回路の大規模化とともに,テストコストの増大が深刻な問題となっている.特に大規模な論理回路では,テストデータ量やテスト実行時間の削減が,テストコスト削減の重要な課題である.本論文では,高い故障検出率のテストパターンをできるだけ少ないテストベクトル数で実現するためのテストコンパクション技術,付加ハードウェアによるテストデータの展開・伸長を前提に圧縮を行うテストコンプレッション技術,及び,スキャン設計回路におけるテスト実行時間削減技術について概説する. | |||||
| 言語 | ja | |||||
| 書誌情報 |
ja : 電子情報通信学会論文誌. D-I, 情報・システム, I-情報処理 巻 J87-D-1, 号 3, p. 291-307, 発行日 2004-03-01 |
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| 出版社 | ||||||
| 出版者 | 電子情報通信学会 | |||||
| 言語 | ja | |||||
| CRID | ||||||
| 識別子タイプ | CRID | |||||
| 関連識別子 | https://cir.nii.ac.jp/crid/1050845763841143680 | |||||
| NCID | ||||||
| 収録物識別子タイプ | NCID | |||||
| 収録物識別子 | AA11341020 | |||||
| ISSN | ||||||
| 収録物識別子タイプ | PISSN | |||||
| 収録物識別子 | 0915-1915 | |||||
| 著作権関連情報 | ||||||
| 権利情報 | 一般社団法人電子情報通信学会 | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | 論理回路 | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | テストコスト | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | テストコンパクション | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | テストコンプレッション | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | テスト実行時間削減 | |||||
| 出版タイプ | ||||||
| 出版タイプ | VoR | |||||
| 出版タイプResource | http://purl.org/coar/version/c_970fb48d4fbd8a85 | |||||
| 査読の有無 | ||||||
| 値 | yes | |||||
| 連携ID | ||||||
| 値 | 936 | |||||
