WEKO3
アイテム
On Low-Capture-Power Test Generation for Scan Testing
http://hdl.handle.net/10228/00007581
http://hdl.handle.net/10228/00007581f4cb86fe-9e83-4c26-bcc6-89f0dd4a2aa7
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
10056656.pdf (138.1 kB)
|
|
| アイテムタイプ | 学術雑誌論文 = Journal Article(1) | |||||
|---|---|---|---|---|---|---|
| 公開日 | 2020-01-30 | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||
| 資源タイプ | journal article | |||||
| タイトル | ||||||
| タイトル | On Low-Capture-Power Test Generation for Scan Testing | |||||
| 言語 | en | |||||
| その他のタイトル | ||||||
| その他のタイトル | On low-capture-power test generation for scan testing | |||||
| 言語 | en | |||||
| 言語 | ||||||
| 言語 | eng | |||||
| 著者 |
温, 暁青
× 温, 暁青× Yamashita, Yoshiyuki× 梶原, 誠司× Wang, Laung-Terng× Saluja, Kewal K.× Kinoshita, Kozo |
|||||
| 抄録 | ||||||
| 内容記述タイプ | Abstract | |||||
| 内容記述 | Research on low-power scan testing has been focused on the shift mode, with little or no consideration given to the capture mode power. However, high switching activity when capturing a test response can cause excessive IR drop, resulting in significant yield loss. This paper addresses this problem with a novel low-capture-power X-filling method by assigning 0's and 1's to unspecified (X) bits in a test cube to reduce the switching activity in capture mode. This method can be easily incorporated into any test generation flow, where test cubes are obtained during ATPG or by X-bit identification. Experimental results show the effectiveness of this method in reducing capture power dissipation without any impact on area, timing, and fault coverage. | |||||
| 言語 | en | |||||
| 備考 | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | 23rd IEEE VLSI Test Symposium (VTS'05), 1-5 May 2005, Palm Springs, California, USA | |||||
| 書誌情報 |
en : 23rd IEEE VLSI Test Symposium (VTS'05) p. 265-270, 発行日 2005-06-20 |
|||||
| 出版社 | ||||||
| 出版者 | IEEE | |||||
| DOI | ||||||
| 関連タイプ | isVersionOf | |||||
| 識別子タイプ | DOI | |||||
| 関連識別子 | https://doi.org/10.1109/VTS.2005.60 | |||||
| ISBN | ||||||
| 識別子タイプ | ISBN | |||||
| 関連識別子 | 0-7695-2314-5 | |||||
| 日本十進分類法 | ||||||
| 主題Scheme | NDC | |||||
| 主題 | 548 | |||||
| ISSN | ||||||
| 収録物識別子タイプ | PISSN | |||||
| 収録物識別子 | 1093-0167 | |||||
| ISSN | ||||||
| 収録物識別子タイプ | EISSN | |||||
| 収録物識別子 | 2375-1053 | |||||
| 著作権関連情報 | ||||||
| 権利情報 | Copyright (c) 2005 IEEE. Personal use of this material is permitted. Permission from IEEE must be obtained for all other uses, in any current or future media, including reprinting/republishing this material for advertising or promotional purposes, creating new collective works, for resale or redistribution to servers or lists, or reuse of any copyrighted component of this work in other works. | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | Circuit testing | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | Power dissipation | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | Flip-flops | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | Automatic testing | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | Sequential analysis | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | Automatic test pattern generation | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | Integrated circuit testing | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | Circuit faults | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | Sequential circuits | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | Logic testing | |||||
| 出版タイプ | ||||||
| 出版タイプ | AM | |||||
| 出版タイプResource | http://purl.org/coar/version/c_ab4af688f83e57aa | |||||
| 査読の有無 | ||||||
| 値 | yes | |||||
| 研究者情報 | ||||||
| URL | https://hyokadb02.jimu.kyutech.ac.jp/html/300_ja.html | |||||
| 論文ID（連携） | ||||||
| 値 | 10056656 | |||||
| 連携ID | ||||||
| 値 | 8089 | |||||
