WEKO3
アイテム
Clock-gating-aware low launch WSA test pattern generation for at-speed scan testing
http://hdl.handle.net/10228/00007608
http://hdl.handle.net/10228/000076082a1e4564-6a19-41a4-b71a-ac4a814f35c2
| 名前 / ファイル | ライセンス | アクション |
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10232916.pdf (154.7 kB)
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| アイテムタイプ | 学術雑誌論文 = Journal Article(1) | |||||
|---|---|---|---|---|---|---|
| 公開日 | 2020-02-10 | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||
| 資源タイプ | journal article | |||||
| タイトル | ||||||
| タイトル | Clock-gating-aware low launch WSA test pattern generation for at-speed scan testing | |||||
| 言語 | en | |||||
| その他のタイトル | ||||||
| その他のタイトル | Clock-Gating-Aware Low Launch WSA Test Pattern Generation for At-Speed Testing | |||||
| 言語 | en | |||||
| 言語 | ||||||
| 言語 | eng | |||||
| 著者 |
Lin, Yi-Tsung
× Lin, Yi-Tsung× Huang, Jiun-Lang× 温, 暁青 |
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| 抄録 | ||||||
| 内容記述タイプ | Abstract | |||||
| 内容記述 | Capture power management has become a necessity to avoid at-speed scan testing yield loss, especially for modern complex and low power designs. This paper proposes a test pattern generation methodology that utilizes the available clock-gating mechanism, a popular low power design technique, to reduce the launch cycle weighted switching activity (WSA) for at-speed scan testing. Compared to previous techniques that consider clock-gating, a significant launch cycle WSA reduction is achieved without severe test pattern inflation. | |||||
| 言語 | en | |||||
| 備考 | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | 2011 IEEE International Test Conference, 20-22 September 2011, Anaheim, CA, USA | |||||
| 書誌情報 |
en : 2011 IEEE International Test Conference 発行日 2012-01-26 |
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| 出版社 | ||||||
| 出版者 | IEEE | |||||
| DOI | ||||||
| 関連タイプ | isVersionOf | |||||
| 識別子タイプ | DOI | |||||
| 関連識別子 | https://doi.org/10.1109/TEST.2011.6139132 | |||||
| ISBN | ||||||
| 識別子タイプ | ISBN | |||||
| 関連識別子 | 978-1-4577-0153-5 | |||||
| ISBN | ||||||
| 識別子タイプ | ISBN | |||||
| 関連識別子 | 978-1-4577-0152-8 | |||||
| 日本十進分類法 | ||||||
| 主題Scheme | NDC | |||||
| 主題 | 548 | |||||
| ISSN | ||||||
| 収録物識別子タイプ | PISSN | |||||
| 収録物識別子 | 1089-3539 | |||||
| ISSN | ||||||
| 収録物識別子タイプ | EISSN | |||||
| 収録物識別子 | 2378-2250 | |||||
| 著作権関連情報 | ||||||
| 権利情報 | Copyright (c) 2011 IEEE. Personal use of this material is permitted. Permission from IEEE must be obtained for all other uses, in any current or future media, including reprinting/republishing this material for advertising or promotional purposes, creating new collective works, for resale or redistribution to servers or lists, or reuse of any copyrighted component of this work in other works. | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | test pattern generation | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | clock-gating | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | test power reduction | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | at-speed testing | |||||
| 出版タイプ | ||||||
| 出版タイプ | AM | |||||
| 出版タイプResource | http://purl.org/coar/version/c_ab4af688f83e57aa | |||||
| 査読の有無 | ||||||
| 値 | yes | |||||
| 研究者情報 | ||||||
| URL | https://hyokadb02.jimu.kyutech.ac.jp/html/300_ja.html | |||||
| 論文ID（連携） | ||||||
| 値 | 10232916 | |||||
| 連携ID | ||||||
| 値 | 8117 | |||||
