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  1. 学術雑誌論文
  2. 5 技術(工学)

On-Chip Delay Measurement for In-Field Test of FPGAs

http://hdl.handle.net/10228/00008152
http://hdl.handle.net/10228/00008152
c25ffdaa-9375-4474-b004-373e5350d570
名前 / ファイル ライセンス アクション
10362956.pdf 10362956.pdf (639.7 kB)
アイテムタイプ 学術雑誌論文 = Journal Article(1)
公開日 2021-04-07
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_6501
資源タイプ journal article
タイトル
タイトル On-Chip Delay Measurement for In-Field Test of FPGAs
言語 en
その他のタイトル
その他のタイトル On-chip delay measurement for in-field test of FPGAs
言語 en
言語
言語 eng
著者 Miyake, Yousuke

× Miyake, Yousuke

WEKO 29865

en Miyake, Yousuke
Miyake, Y.

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Sato, Yasuo

× Sato, Yasuo

WEKO 29866

en Sato, Yasuo
Sato, Y.

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梶原, 誠司

× 梶原, 誠司

WEKO 1147
e-Rad 80252592
Scopus著者ID 7005061314

ja 梶原, 誠司

en Kajihara, Seiji

ja-Kana カジハラ, セイジ


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抄録
内容記述タイプ Abstract
内容記述 Avoidance of delay-related failures due to aging phenomena is an important issue of current VLSI systems. Delay measurement in field is effective for detection of aging-induced delay increase. This paper proposes a delay measurement method using BIST (Built-In Self-Test) in an FPGA. The proposed method consists of variable test timing generation using an embedded PLL, BIST-based delay measurement, and correction of the measured delay with reflecting temperature variance in field. In on-chip delay measurement of the proposed method, the fastest operating speed is checked by repeating delay test with several test timings. Because circuit delay is influenced by temperature during measurement, the measured delay is then corrected according to the temperature during testing. Based on test log including the corrected delay, delay degradation and aging detection can be grasped. In evaluation experiments of the propose method implemented on an Intel Cyclone IV FPGA device (60nm technology), variable test timing generation realized 96 ps timing step resolution (that is below 1% of the system clock), correction process for measured delay could reduce influence of temperature variation. Furthermore, its feasibility of the proposed method for aging detection is discussed in this paper.
言語 en
備考
内容記述タイプ Other
内容記述 24th IEEE Pacific Rim International Symposium on Dependable Computing (PRDC 2019), December 1-3, 2019, Kyoto, Japan
書誌情報 en : 2019 IEEE 24th Pacific Rim International Symposium on Dependable Computing (PRDC)

p. 130-137, 発行日 2020-01-09
出版社
出版者 IEEE
DOI
関連タイプ isVersionOf
識別子タイプ DOI
関連識別子 https://doi.org/10.1109/PRDC47002.2019.00043
ISBN
識別子タイプ ISBN
関連識別子 978-1-7281-4961-5
ISBN
識別子タイプ ISBN
関連識別子 978-1-7281-4962-2
日本十進分類法
主題Scheme NDC
主題 548
ISSN
収録物識別子タイプ PISSN
収録物識別子 1555-094X
ISSN
収録物識別子タイプ EISSN
収録物識別子 2473-3105
著作権関連情報
権利情報 Copyright (c) 2020 IEEE. Personal use of this material is permitted. Permission from IEEE must be obtained for all other uses, in any current or future media, including reprinting/republishing this material for advertising or promotional purposes, creating new collective works, for resale or redistribution to servers or lists, or reuse of any copyrighted component of this work in other works.
キーワード
主題Scheme Other
主題 FPGA
キーワード
主題Scheme Other
主題 Field test
キーワード
主題Scheme Other
主題 Periodic Test
キーワード
主題Scheme Other
主題 Delay measurement
キーワード
主題Scheme Other
主題 Deterioration detection
キーワード
主題Scheme Other
主題 Temperature sensor
出版タイプ
出版タイプ AM
出版タイプResource http://purl.org/coar/version/c_ab4af688f83e57aa
査読の有無
値 yes
研究者情報
URL https://hyokadb02.jimu.kyutech.ac.jp/html/201_ja.html
論文ID(連携)
値 10362956
連携ID
値 8662
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Ver.1 2023-05-15 13:24:19.090249
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